毫無疑問，布線是整個PCB設計中最重要、最費時的工序，直接影響著 PCB 板的性能好壞。作為一名合格的、優(yōu)秀的PCB設計工程師，除了要把線布通外，更要滿足其電氣性能、讓線整齊美觀，而這需要工程師掌握一些布線技巧。

走線長度

1.使走線長度盡可能的短
在 PCB 布線時，應該使走線長度盡可能的短，以減少由走線長度帶來的干擾問題。

2. 調整走線長度

數字電路系統(tǒng)對時序有嚴格的要求，為了滿足信號時序的要求，對PCB上的信號走線長度進行調整已經成為PCB設計工作的一部分。

走線長度的調整包括以下兩個方面的要求。

a. 要求走線長度保持一致，保證信號同步到達若干個接收器。有時在PCB上的一組信號線之間存在著相關性，如總線，就需要對其長度進行校正，因為需要信號在接收端同步。調整方法就是找出其中最長的那根走線，然后將其他走線調整到等長。

b. 控制兩個器件之間的走線延遲為某一個特定值，如控制器件A、B之間的導線延遲為1ns，而這樣的要求往往由電路設計者提出，但由PCB工程師去實現。需要注意的是，在PCB上的信號傳播速度是與PCB的材料、走線的結構、走線的寬度、過孔等因素相關的。通過信號傳播速度，可以計算出所要求的走線延遲對應的走線長度。

走線長度的調整常采用的是蛇形線的方式。

3、防止走線諧振

在PCB布線時，布線長度不得與其波長成整數倍關系，以免產生諧振現象。

差分對走線

為了避免不理想返回路徑的影響，可以采用差分對走線。為了獲得較好的信號完整性，可以選用差分對走線來實現高速信號傳輸。

1. 差分信號傳輸優(yōu)點:

a. 輸出驅動總的di/dt會大幅降低，從而減小了軌道塌陷和潛在的電磁干擾。

b. 與單端放大器相比，接收器中的差分放大器有更高的增益。

c. 差分信號在一對緊耦合差分對中傳輸時，在返回路徑中對付串擾和突變的魯棒性更好。

d. 因為每個信號都有自己的返回路徑，所以差分信號通過接插件或封裝時，不易受到開關噪聲的干擾。

2. 差分信號的缺點:

a. 如果不對差分信號進行恰當的平衡或濾波，或者存在任何共模信號，就可能會產生EMI問題。

b. 與單端信號相比，傳輸差分信號需要雙倍的信號線。

3. 設計差分對走線時，要遵循以下原則：

a. 保持差分對的兩信號走線之間的距離S在整個走線上為常數。

b. 確保D＞2S，以最小化兩個差分對信號之間的串擾。

c. 使差分對的兩信號走線之間的距離S滿足S=3H，以便使元件的反射阻抗最小化。

d. 將兩差分信號線的長度保持相等，以消除信號的相位差。

e. 避免在差分對上使用多個過孔，因為過孔會產生阻抗不匹配和電感。

電源、地線的處理

即使在整個PCB板中的布線完成的很好，但由于電源和地線的考慮不周到而引起的干擾，會使產品的性能下降，有時甚至會影響到產品的成功率。所以對電源和地線的處理要認真對待，把電源和地線的所產生的噪音和干擾降到最低限度，以保證產品的質量。

1）盡量加寬電源和地線的寬度，最好是地線比電源線寬，它們的關系是：地線—電源線—信號線。

2）對數字電路的PCB可用寬的地導線組成一個回路，即構成一個地網來使用（模擬電路的地不能這樣使用）

3）用大面積銅層作地線用，在印制板上把沒被用上的地方都與地相連接作為地線用?；蚴嵌鄬影?，電源和地線各占用一層。

數字電路與模擬電路的共地處理

現在許多PCB不再是單一功能電路，而是由數字電路和模擬電路混合構成的。因此在布線時就需要考慮它們之間互相干擾的問題，特別是地線上的噪音干擾。

數字電路的頻率高，模擬電路的敏感度強，對信號線來說，高頻的信號線盡可能遠離敏感的模擬電路器件，對地線來說，整個PCB對外界只有一個結點，所以必須在PCB內部進行處理數字和模擬共地的問題，而在板內部數字地和模擬地實際上是分開的，它們之間是互不相連的，只是在PCB與外界連接的接口處（如插頭等）。數字地與模擬地有一點短接，（請注意，只有一個連接點），也有在PCB上不共地的，這由系統(tǒng)設定來決定。

拐角設計

在PCB布線時，走線拐彎是不可避免的，當走線出現直角拐角時，在拐角處會產生額外的寄生電容和寄生電感?走線拐彎的拐角應避免設計成銳角和直角形式，以免產生不必要的輻射，同時銳角和直角形式的工藝性能也不好?要求所有線與線的夾角應大于等于135°?在走線確實需要直角拐角的情況下，可以采取兩種改進方法:一種是將90°拐角變成兩個45°拐角；另一種是采用圓角?圓角方式是最好的，45°拐角可以用到10GHz頻率上?對于45°拐角走線，拐角長度最好滿足L≥3W。

控制PCB導線的阻抗和走線終端匹配

在高速數字電路PCB和射頻電路PCB中，對PCB導線的阻抗是有要求的，需要控制PCB導線的阻抗。在PCB布線時，同一網絡的線寬應保持一致。由于線寬的變化會造成線路特性阻抗的不均勻，對高速數字電路傳輸的信號會產生反射，故在設計中應該盡量避免出現這種情況。在某些條件下，如接插件引出線、BGA封裝的引出線等類似的結構時，如果無法避免線寬的變化，應該盡量控制和減少中間不一致部分的有效長度。

在高速數字電路中，當PCB布線的延遲時間大于信號上升時間（或下降時間）的1/4時，該布線即可以看成傳輸線。為了保證信號的輸入和輸出阻抗與傳輸線的阻抗正確匹配，可以采用多種形式的終端匹配方法，所選擇的匹配方法與網絡的連接方式和布線的拓撲結構有關。